СФ-блоки
Элементы микросхем под ваши потребности.
Ядро RISC-V
64-битная архитектура
Поддержка системы команд в соответствии с RISC-V Instruction Set Manual Volume I: User-level ISA Version 1
Верификация на ПЛИС
Верификация в СБИС (180 нм) в составе одноядерной СнК
Полный набор средств разработки и отладочная плата
Программная модель с возможностью быстрого прототипирования новых решений
Что такое RISC-V
RISC-V — открытая и свободная система команд и процессорная архитектура
SRAM контроллер
Интерфейс AXI4 к внутрикристальной памяти типа SRAM, с поддержкой SECDEC и исключительного доступа
AXI шинный интерконнект
Системный интерконнект с поддержкой AXI3/ AXI4/ AHB/ APB интерфейсов
SPI мастер-интерфейс
SPI мастер-контроллер с AXI4 интерфейсом
I2C мастер-интерфейс
I2C мастер-контроллер с AXI4 интерфейсом
DMA контроллер
• AMBA APB - интерфейс управления и настройки
• два AXI4 мастер-интерфейса: для передачи данных и задач ввода-вывода типа scatter/gather
• scatter gather задачи (описания) могут хранится в любом доступном участке памяти
• поддержка режимов FIXED и INCR AXI4 burst
GPIO
GPIO контроллер с AXI4/ APB интерфейсом
UART
UART контроллер с AXI4/ APB интерфейсом
GPT
Таймер общего назначения с AXI4/ APB интерфейсом
Аналоговые
СФ-Блоки
PLL
ФАПЧ с частотой до 5 ГГц (TSMC 28 HPC+)
LVDS RX
LVDS приемник со скоростью передачи до 480 Мбит/с (TSMC 28 HPC+)
СФ-блоки интерфейсов
в разработке
• DDR4/LPDDR4 CTRL
• DDR4/LPDDR4 PHY
• PCIe CTRL
• Ethernet 1/10G CTRL
• USB 3.0 CTRL
• USB/PCIe/Ethernet мульти-PHY
СФ-Блоки